澜起 CXL 3.2 试产：专攻 AI 时代那道"内存墙"

7 月 31 日，澜起科技宣布率先在业界试产 CXL 3.2 内存扩展控制器（MXC）芯片。在一片"GPU 算力翻倍"的喧哗里，这颗看似不起眼的芯片，其实在补 AI 算力链条上最容易被忽视、也最烧钱的那一环——内存。

为什么是 CXL，为什么是现在

AI 算力从来不是一颗加速卡的事。一台能跑大模型的服务器，至少由加速卡、CPU、以及把成百上千张卡连成集群的网络与内存三块咬合而成。过去十年英伟达靠"GPU + CUDA"吃下大头，靠的是一整套开箱即用的体系。而当下训练与推理最痛的瓶颈之一，恰恰是内存墙：单颗芯片算力够用，却被内存容量和带宽卡住脖子。

CXL（Compute Express Link）是一套基于 PCIe 的总线标准，专门解决"内存扩展与池化"。澜起的 CXL 3.2 MXC 就是这颗把主机侧内存请求实时转成 DDR 访问命令的控制器，让内存可以突破单台服务器的物理上限，被"池化"、被分层、被灵活调度。

规格：站在 CXL 3.2 最前沿

• 支持 CXL Type 3 规范的 CXL.mem 与 CXL.io 协议，基于 PCIe 6.x 与 CXL 3.2 设计；
• 最高 64 GT/s 数据传输速率；
• 集成双 DDR5 内存控制器，支持最高 8000 MT/s 的 DDR5；
• 集成 PCIe 6.x PHY、DDR5 PHY、双 RISC-V 处理器子系统及丰富管理接口；
• 支持 PCIe 标准插卡（AIC）、EDSFF 等多种形态，为内存扩展、池化、分层内存架构提供关键支撑。

简单说，它能把"插在别的机器上的内存"变成"本机可用的大内存池"，从而支撑更大模型、更长上下文、更高并发，而不必为每一台服务器都堆满最贵的高带宽内存。

生态已经就位

澜起同步提供完整 SDK 与分析测试工具，并披露 CXL 3.2 MXC 已成功导入三星、SK 海力士等内存模组厂商的下一代 CXL 产品，完成初步验证；方案支持 Intel Xeon、AMD EPYC 主流服务器平台。

客户与伙伴的评价也到位了：三星电子内存产品规划副总裁 Jangseok Choi 认为它"兼顾性能与容量"；SK 海力士 Next Gen 产品规划负责人 Uksong Kang 指出"内存已成为系统性能的关键因素"；英特尔首席 I/O 架构师 Debendra Das Sharma 与 AMD 计算平台副总裁 Amit Goel 都表态期待在 CXL 上继续合作。

8 月登台

澜起将携 CXL 3.2 MXC 亮相美国 CXL Mini DevCon（8 月 3 日，圣克拉拉） 与 FMS（8 月 4–6 日，圣克拉拉会展中心，展位 #845）——这正是 CXL 生态从标准走向规模化落地的窗口期。

写在最后

相比动辄 PFLOPS 的 GPU 大战，CXL 控制器是"幕后"角色。但它解决的是 AI 基础设施里最现实的成本问题：当 HBM 贵到按 GB 计价、当模型上下文长到内存装不下，能把廉价 DDR5 池化进来、把"内存墙"削平，本身就是算力的解放。澜起在这条线上卡住身位，和华为昇腾 950 同日的"四声捷报"放在一起看，正是国产 AI 算力从"单点突破"走向"全链路补完"的一个注脚。