国产芯片的"架构突围"：当制程追不上的时候，他们在改结构

7 月的上海，世界人工智能大会（WAIC 2026）几乎成了国产算力芯片的集中发布会。壁仞、沐曦、燧原、摩尔线程把重点放在千卡、万卡超节点整机；另一批公司则把一条更"巧"的路走通了——不跟先进制程死磕，改从芯片架构本身做文章。

这条路的名字，可以叫做架构突围。

为什么是"架构"而不是"制程"

把背景说清楚：国内高端 AI 算力长期依赖进口方案，不仅有关键技术受制于人的风险，更长期困在"高性能必然伴随高能耗"的行业瓶颈里。而继续靠工艺推进（3nm、2nm）来提升单芯片性能的路径，空间已经显著收窄——先进制程本身又卡在封锁里。

产业给出的工程答案是两套组合拳：

  • Chiplet 先进封装 + 超节点集群：单颗芯片算力有物理上限，那就用光互联/先进封装把很多颗拼成超节点，靠集群弥补单芯差距（壁仞 BR2xx 光互连千卡超节点、沐曦曦景 S600、燧原云燧 ESL64-O 无线缆超节点、摩尔线程 MTT C256 单层 256 卡互联，都是这个思路）。
  • 架构创新：近存计算 / 存算一体：这是今年最密集的一条线，也是"突围"二字的真正落点。

几个代表性发布

公司 / 产品 路线 关键数字 状态
中昊芯英「须臾」TPU 专用 TPU，底层架构重构 单芯混合精度 896 TFLOPS，功耗降 50%（约 600W），可承载万亿参数分布式训练 已发布（泰则 2.0 平台）
东方算芯 DF1000 软件定义 + 3D 堆叠近存计算 访存带宽 6.4TB/s，互连间距压到亚微米 全球首发（7/13 上海）
光羽芯辰 TC1000 端侧 3D 近存算 单芯 3B 模型 300 token/s，功耗仅传统 1/3，可跑 35B WAIC 首发，年底明年初终端落地
华润微 × 陆兮科技 3D 堆叠类脑端侧 成熟制程 + 先进封装，不用 EUV 技术路线发布，2028 量产

架构路线到底解了什么题

传统 AI 芯片的痛点被总结成"三堵墙"：存储墙、带宽墙、功耗墙。模型越来越大，数据在计算和存储之间来回搬运，带宽跟不上、能耗压不下来。

近存计算 / 存算一体的思路是把计算层直接压到存储层上，用 3D 混合键合做垂直堆叠，把互连间距压缩到亚微米级别。东方算芯的 DF1000 靠这个把访存带宽做到 6.4TB/s；光羽芯辰称等效带宽提升 10 倍、同等算力功耗只有传统方案三分之一。本质上都是一句话：用架构创新，弥补制程上的差距。

这条路线还有个隐藏好处——它不完全依赖最先进的制造工艺。陆兮那条类脑芯片明确说"采用国产成熟制程与先进封装工艺，不依赖 EUV 光刻机"，对自主可控是实打实的加分项。

需要冷静看待的地方

写得专业，就不能只报喜：

  1. 多为"发布 / 路线图"，不是"已规模化出货"。类脑端侧芯片计划 2027 年工程样片、2028 年量产；TC1000 的终端产品也要到年底明年初。发布到真正跑在用户设备上，中间还有良率、成本、软件适配三道关。
  2. 真实能效要等第三方 benchmark。目前 896 TFLOPS、降耗 50%、300 token/s 这些数字，基本是厂商自述。能不能在真实负载下复现，要等独立评测。
  3. 软件生态是更长的仗。芯片只是底座，编译器、算子库、框架适配、迁移成本才是决定用户用不用得过的关键。云天励飞把算子能力向 FlagOS 社区开放、降低国产硬件迁移成本，说明业内也意识到这个问题——但生态不是一年能长出来的。

结语

架构突围是当下最务实的选择：既然制程一时追不上，就用结构把差距缩小。WAIC 2026 这一波，至少证明"国产算力"不再只有"单芯峰值"一个叙事。

只是别把发布会上的掌声，错当成了产线上的良